QDCL Четырехпроводный канал передачи данных

Модуль QDCL представляет собой интерфейс между периферией и центральным процессором данных DP (DP4L или DM3L) в системе 350 E.

Модуль QDCL поддерживает 16 двунаправленных потоков HDLC (15 LTU + 1 SICOE). Коммуникация с процессором данных DP осуществляется через внешний двухпортовый (Dual Port) RAM (DPRe), обеспечивающий независимый асинхронный доступ от DP через мультишину и от внутреннего QDCL через локальную шину.

Модуль QDCL состоит из двух функциональных блоков: центрального блока для интерфейса мультишины    (= Central Message Processor CMP) и периферийного блока (= Line Processor LP). Эти функциональные блоки (CMP и LP) коммуницируют между собой через внутренний Dual Port RAM (DPRi). 

Светодиоды и переключатели
 

1 красный светодиод (аварийная сигнализация  & отображение режимов)

1 зеленый светодиод (отображение режимов)

CC-переключатель перезагрузки (предназначена не для сброса модуля, а для мягкой перезагрузки СC)

PCB Расположение основных элементов на плате

Разделение модуля QDCL на логические функциональные блоки CMP, LP, DPRe и DPRi. 

Разъем платы PCB

Модуль QDCL имеет разъем SIPAC. Он состоит из 9 'подблоков' (SU), имеющих в общей сложности 344 штифта.

Модуль QDCL использует 196 штифтов, распределенных во всех 9 SU. Все эти 196 штифтов (включая штифты, предусмотренные для тестов) соединены с объединительной платой кассеты CCDAX .

Дополнительных разъемов на передней панеле платы больше нет.

Таблица 116 

		4  E	3  D	2  C	1  B	0  A
	1		не используется
	2	ADR0/	ADR1/	GND	ADR2/
	3	ADR3/	ADR4/	ADR5/	ADR6/
	4	ADR7/	ADR8/	ADR9/	ADRA/
X1	5	ADRB/	ADRC/	ADRD/	ADRE/
	6	ADRF/	ADR10/	ADR11/	ADR12/
	7	ADR13/	ADR14/	ADR15/	ADR16/
	8	ADR17/	BHEN/	GND	GND
	9
	10	+5V	+5V	+5V
	1	DAT0/	DAT1/	DAT2/	DAT3/
	2	DAT4/	DAT5/	GND	DAT6/
	3	DAT7/	DAT8/	DAT9/	DATA/
	4	DATB/	DATC/	DATD/	DATE/
X2	5	DATF/
	6
	7
	8	GND	GND	GND	GND
	9	INIT/
	10	NC	+5V	GND
	1
	2		ACTIV_O/	GND	ACTIV_P/
	3
	4		CMP_THRQ/	LP_THRQ/
X3	5				TDI
	6			TRST/
	7	GND	TMS		TDO
	8	TCK		GND	INH1/
	9		CMP_TSTOUT		LP_TSTOUT
	10	NC	+5V	GND
	1	IORC/	IOWC/	MWTC/	MRDC/
	2		XACK/	GND
	3
	4
X4	5
	6
	7
	8	INT5/		GND
	9		не используется
	10	NC	+5V	+5V
	1	SHRES1P	HDO1P		HDI1P
	2	SHRES1N	HDO1N	GND	HDI1N
	3	SHRES2P	HDO2P		HDI2P
	4	SHRES2N	HDO2N		HDI2N
X5	5
	6	SHRES3P	HDO3P		HDI3P
	7	SHRES3N	HDO3N		HDI3N
	8	SHRES4P	HDO4P	GND	HDI4P
	9	SHRES4N	HDO4N		HDI4N
	10		+5V	+5V
	1		не используется
	2	SHRES5P	HDO5P	GND	HDI5P
	3	SHRES5N	HDO5N		HDI5N
	4	SHRES6P	HDO6P		HDI6P
X6	5	SHRES6N	HDO6N		HDI6N
	6	SHRES7P	HDO7P		HDI7P
	7	SHRES7N	HDO7N		HDI7N
	8	SHRES8P	HDO8P	GND	HDI8P
	9	SHRES8N	HDO8N		HDI8N
	10		+5V	GND
	1	SHRES9P	HDO9P		HDI9P
	2	SHRES9N	HDO9N	GND	HDI9N
	3	SHRES10P	HDO10P		HDI10P
	4	SHRES10N	HDO10N		HDI10N
X7	5
	6	SHRES11P	HDO11P		HDI11P
	7	SHRES11N	HDO11N		HDI11N
	8	SHRES12P	HDO12P	GND	HDI12P
	9	SHRES12N	HDO12N		HDI12N
	10		+5V	GND
	1	SHRES13P	HDO13P		HDI13P
	2	SHRES13N	HDO13N	GND	HDI13N
	3	SHRES14P	HDO14P		HDI14P
	4	SHRES14N	HDO14N		HDI14N
X8	5
	6	SHRES15P	HDO15P		HDI15P
	7	SHRES15N	HDO15N		HDI15N
	8			GND
	9
	10	+5V	+5V	+5V
	1
	2		SCHDO	GND	SCHDI
	3			SCRES/
	4
X9	5
	6
	7
	8			GND	CKA
	9		не используется

Цветовое декодирование	Тип интерфейса
	Интерфейс к блоку питания
	Интерфейс мультишины 1 к DP
	LTU интерфейс (поток HDLC и линия сброса полки)
	Тестовый интерфейс (сканирование контуров и тест модуля)
	Интерфейс к MTSCG (тактовые сигналы и сигналы активности)
	Интерфейс к SICOE (поток HDLC и линия сброса полки)

Объяснение используемых обозначений сигналов:
 

P / N в конце имени синхронного сигнала обозначает "положительный" или "отрицательный".

Косая черта ( / ) на конце наименования сигнала свидетельсвует о том, что сигнал активный низкоомный.

HDOx означает HDLC-выход на одну из 15 полок LTU  ( x = 1-15). HDIx означает HDLC-вход с одной из15 полок LTU  (x = 1-15).

SHRESx означает выходной сигнал сброса полки к одной из 15 LTU полок (x = 1 - 15).

'T' в начале наименования сигнала означает сигнал тестового интерфейса.

`SC' в начале наименования сигнала означает сигнал SICOE интерфейса.

NC = не соединен (предупреждение о других составляющих напряжения, как они распределены на других  слотах).